MRAM은 고집적, 비휘발성, CMOS 공정과의 좋은 호환성을 바탕으로 차세대 임베디드 메모리로 부상하고 있다. 본 논문에서는 신경망 가속기와 FPGA라는 두가지 어플리케이션에서 임베디드 메모리로 사용되는 MRAM의 문제점에 대해서 파악하고 MRAM의 면적 오버헤드와 전력 소비 그리고 대기 시간을 개선한다.첫째로, 컨볼루션 신경망(CNN)의 면적 효율을 증가시킨 STT-MRAM 기반 디지털 인메모리 컴퓨팅(IMC)를 제안한다. CNN의 곱셈 및 누적 연산(MAC) 동작 동안, 중간 연산 결과를 저장하는 메모리 셀을 지정해두고 반복적으로 재사용함으로써, MAC 연산에 사용되는 메모리 어레이의 크기를 효과적으로 줄일 수 있다.둘째로, Selector의 면적을 효과적으로 줄일 수 있는 새로운 SOT-MRAM 셀을 제시한다. 제안된 LUT 아키텍처에서는 새로운 SOT-MRAM LUT 셀을 이용하여, Selector의 마지막 단계에서 수행하는 역할을 bit-line(BL)과 source-line(SL)를 제어함으로써 간단하게 대체할 수 있기에 Selector의 전체 MUX 수와 면적을 감소시킬 수 있다. 또한, 제안된 LUT 셀 어레이의 작은 BL과 SL Capacitance는 읽기 에너지와 속도를 향상시킨다.
Magnetic random access memory (MRAM) has recently been a compelling candidate for next-generation embedded memory thanks to its high density, non-volatile character-istic, and good compatibility with CMOS technology. This dissertation investigates the challenges for MRAM used as embedded memory for two applications, neural network accelerator and field programmable gate array (FPGA), and improves the area overhead, power consumption, and latency of MRAM.First, the novel spin transfer torque MRAM (STT-MRAM) based digital in-memory computing (IMC) has been recently proposed for area efficient processing of convolu-tional neural network (CNN). During the multiply and accumulation (MAC) operations of CNN, by repetitively reusing the same memory cells storing the intermediate sums and carries, the size of memory cells storing the intermediate sums and carries can be efficiently reduced.Second, a novel area-efficient SOT-MRAM-based LUT cell that efficiently reduces the selector area has been proposed. By replacing the last stage of the selector with the proposed cell that is composed of bit-lines (BLs) and source-lines (SLs), the number of MUXs in the selector is reduced to almost half in the proposed LUT architecture. In ad-dition, small BL and SL capacitance of the proposed LUT cell array can improve the read energy and speed.